4a O 295/08 – Interfaceschaltung

Print Friendly, PDF & Email
Düsseldorfer Entscheidung Nr.: 1484

Landgericht Düsseldorf
Urteil vom 14. September 2010, Az. 4a O 295/08

Rechtsmittelinstanz: 15 U 2/14

Die Klage wird abgewiesen.

Die Kosten des Rechtsstreits trägt die Klägerin.

Das Urteil ist vorläufig vollstreckbar gegen Sicherheitsleistung in Höhe von 110% des jeweils zu vollstreckenden Betrages. Die Sicherheitsleistung kann auch durch eine unwiderrufliche, unbedingte, unbefristete und selbstschuldnerische Bürgschaft einer in der Europäischen Union als Zoll- oder Steuerbürgin anerkannten Bank oder Sparkasse erbracht werden.

Tatbestand

Die Klägerin nimmt die Beklagte wegen Verletzung des deutschen Patents 196 30 XXX B4 (Klagepatent) auf Feststellung der Schadensersatzpflicht und Auskunft und Rechnungslegung in Anspruch. Das Klagepatent wurde am 29.07.1996 vom Erfinder A angemeldet. Die Offenlegung der Anmeldung erfolgte am 12.02.1998, der Hinweis auf die Patenterteilung wurde am 24.06.2004 veröffentlicht. Das Patent steht in Kraft.

Am 10.03.2008 unterzeichnete B eine Abtretungserklärung und Prozessführungsermächtigung, mit der er unter anderem die Abtretung der sich aus unerlaubten Benutzungshandlungen ergebenden Ansprüche auf Auskunft, Rechnungslegung, Vernichtung, Schadensersatz und Entschädigung an die Klägerin, vertreten durch die C, D, E, diese wiederum vertreten durch den Generalbevollmächtigten Michael F, erklärte. Die Erklärung wurde ebenfalls von Herrn F unterzeichnet. Bereits am 07.03.2008 wurden die Klageschutzrechte vom damaligen Patentinhaber Herrn B auf die Klägerin übertragen. Seit dem 28.08.2008 ist die Klägerin als Patentinhaber im Patent- und Gebrauchsmusterregister eingetragen.

Das Klagepatent bezieht sich auf eine Interfaceschaltung zur Realisierung eines S/T-Schnittstelle nach Spezifikation ITU I.430. Der von der Klägerin geltend gemachte Klagepatentanspruch 1 lautet wie folgt.

Interfaceschaltung zur Realisierung eines genormten ISDN-Basis-Anschlusses
dadurch gekennzeichnet, dass eine rein digitale integrierte Schaltung mit externer Beschaltung, bestehend aus einer Empfangs- und einer Sendeschaltung, verwendet wird und dass bei der Empfangsschaltung zwei digitale Eingangsbuffer der rein digitalen integrierten Schaltung für die Signale verwendet werden und zur Unterdrückung von Gleichtaktsignalen die Mittelanzapfung (1) des Empfangstrafos (2) der Empfangsschaltung wechselspannungsmäßig auf Masse gezogen wird.

Wegen des Wortlauts des in Form eines „insbesondere“-Antrags geltend gemachten Unteranspruchs 2 wird auf die Klagepatentschrift Bezug genommen (Anlage K 2.4)

Nachfolgend wird in leicht verkleinerter Form ein aus der Klagepatentschrift stammendes Schema einer erfindungsgemäßen Schaltung gezeigt.

Die Beklagte stellt her und vertreibt in der Bundesrepublik Deutschland unter anderem Vorrichtungen zur Datenübertragung. Dazu gehören die Geräteserien G, H, G Fon, I und OEM-Versionen für Kunden wie J AG, K AG oder die L AG, deren Geräte in einer Vielzahl verschiedener, aber technisch weitgehend identischer Versionen vermarktet werden (angegriffene Ausführungsformen). Zu diesen Geräten gehören auch das G Fon WLAN 7XXX und das G Fon WLAN 7XXX. Der Stromlaufplan wurde von der Klägerin anhand des G Fon WLAN 7XXX entsprechend der nachstehenden Abbildung extrahiert.
Weiterhin wird in dem G Fon WLAN 7XXX für die Empfangsschaltung eine vom Gerätehersteller – also der Beklagten – programmierbare integrierte Schaltung („Field Programmable Gate Array“, kurz: FPGA) der „M“-Familie des Herstellers N verwendet. Ein vereinfachtes Diagramm der Verschaltung der im M-FPGA verwendeten „Input/Output-Blocks“ (IOB) ist nachfolgend in verkleinerter Form abgebildet. Dabei wurden von der Klägerin die drei verfügbaren Buffer des IOB farbig eingekreist.

Die Klägerin ist der Ansicht, die angegriffenen Ausführungsformen machten von der Lehre des Klagepatentanspruchs 1 wortsinngemäß Gebrauch, insbesondere werde eine rein digitale integrierte Schaltung mit zwei digitalen Eingangsbuffern verwendet. Ein rein digitaler IC unterscheide sich von analogen/gemischten Schaltungen dadurch, dass die Eingänge zwischen log 0 und log 1 umschalteten. Dabei würden die beiden Zustände 0 und 1 durch Schwellwerte von einander getrennt. Dass dafür kein Differenzverstärker notwendig sei, werde erst durch die Mittelanzapfung ermöglicht, weil dadurch allein gegenphasige Signale zur Verfügung stünden. Der von der Beklagten verwendete M-FPGA sei bereits begrifflich ein rein digital integrierter IC im Unterschied zu einem „Field Programmable Analog Array“ (FPAA), der analoge Funktionselemente aufweise.

Die Klägerin beantragt,

I. festzustellen, dass die Beklagte verpflichtet ist,

der Klägerin allen Schaden zu ersetzen, der dem früheren Patentinhaber B im Zeitraum vom 01.01.2005 bis zum 07.03.2008 und der Klägerin als jetzigem Patentinhaber im Zeitraum seit dem 08.03.2008 dadurch entstanden ist oder entstehen wird,

dass die Beklagte Vorrichtungen zur Übertragung von Daten, insbesondere die so genannte G und das so genannte H, in der Bundesrepublik Deutschland herstellt, anbietet, in Verkehr bringt oder gebraucht oder zu den genannten Zwecken einführt oder besitzt,

die eine Interfaceschaltung zur Realisierung eines genormten ISDN-Basis-Anschlusses aufweisen, wobei eine rein digitale integrierte Schaltung mit externer Beschaltung, bestehend aus einer Empfangs- und einer Sendeschaltung, verwendet wird und wobei bei der Empfangsschaltung zwei digitale Eingangsbuffer der rein digitalen integrierten Schaltung für die Signale verwendet werden und zur Unterdrückung von Gleichtaktsignalen die Mittelanzapfung des Empfangstrafos der Empfangsschaltung wechselspannungsmäßig auf Masse gezogen wird;

II. die Beklagte zu verurteilen,

1. der Klägerin Auskunft zu erteilen, in welchem Umfang sie seit dem 01.01.2005 vorstehend zu Ziffer I. bezeichnete Vorrichtungen zur Übertragung von Daten hergestellt, angeboten, in Verkehr gebracht oder zu den genannten Zwecken eingeführt hat;

2. der Klägerin über den Umfang der vorstehend zu Ziffer I. bezeichneten und seit dem 01.01.2005 begangenen Handlungen Rechnung zu legen und zwar unter Angabe

a) der Herstellungsmengen und -zeiten;

b) der Menge der erhaltenen oder bestellten Erzeugnisse, der Namen und Anschriften der Hersteller, Lieferanten und anderer Vorbesitzer sowie der bezahlten Preise;

c) der einzelnen Lieferungen, aufgeschlüsselt nach Liefermengen, -zeiten und -preisen sowie Typenbezeichnungen und Namen und Anschriften der Abnehmer, einschließlich der Verkaufsstellen, für welche die Erzeugnisse bestimmt waren;

d) der einzelnen Angebote, aufgeschlüsselt nach Angebotsmengen, -zeiten und -preisen sowie Typenbezeichnungen und den Namen und Anschriften der Angebotsempfänger;

e) der betriebenen Werbung, aufgeschlüsselt nach Werbeträgern, deren Auflagenhöhe, Verbreitungszeiträumen und Verbreitungsgebiet;

f) der nach den einzelnen Kostenfaktoren aufgeschlüsselten Gestehungskosten und des erzielten Gewinns,

wobei der Beklagten vorbehalten bleibt, die Namen und Anschriften der nicht gewerblichen Abnehmer und der Angebotsempfänger statt der Klägerin einem von der Klägerin zu bezeichnenden, ihr gegenüber zur Verschwiegenheit verpflichteten, in der Bundesrepublik Deutschland ansässigen vereidigten Wirtschaftsprüfer mitzuteilen, sofern die Beklagte dessen Kosten trägt und den Wirtschaftsprüfer ermächtigt und verpflichtet, der Klägerin auf konkrete Nachfrage Auskunft darüber zu erteilen, ob ein bestimmter Abnehmer oder Angebotsempfänger in der Rechnungslegung enthalten ist, und

wobei die Beklagte zum Nachweis der Angaben zu b) und c) die entsprechenden Einkaufs- und Verkaufsbelege (Rechnungen oder Lieferscheine) in Kopie vorzulegen hat, wobei geheimhaltungsbedürftige Details außerhalb der rechnungslegungspflichtigen Daten geschwärzt werden dürfen.

Die Beklagte beantragt,

die Klage abzuweisen.

Die Beklagte ist der Ansicht, dass die Klage bereits unzulässig sei, weil die Klägerin keinen Inlandsvertreter bestellt habe. Im Übrigen werde das Klagepatent durch die angegriffene Ausführungsform nicht wortsinngemäß verletzt. Der von der Klägerin extrahierte Stromlaufplan sei lückenhaft und interpretiere die Funktionen einiger Baugruppen falsch. Schematisch könne die S0-Empfangsschaltung des G Fon WLAN 7XXX wie folgt auszugsweise wiedergegeben werden:

Die Beklagte behauptet, der FPGA der M-Familie sei keine rein digitale integrierte Schaltung, sondern lasse eine Mixed-Mode- oder Mixed-Signal-Konfiguration unter Verwendung von Digital/Analog-Wandlern, Analog/Digital-Wandlern und analoger, differentieller Eingänge zu. Sie – die Beklagte – habe die Empfangsseite der Schnittstelle auch in dieser Hinsicht konfiguriert und verwende den „Low-Voltage Differential Signaling“-Standard (LVDS). Eine LVDS-Zelle sei aber kein digitaler Eingangsbuffer im Sinne des Klagepatents. Sie verfüge vielmehr über zwei analoge Eingänge (Pins) für Signalspannungen. Die Differenz der anliegenden (analogen) Spannung werde mittels eines differentiell arbeitenden Verstärkers verstärkt. Die verstärkte (analoge) Differenzspannung werde an einen Komparator weitergegeben, der sie mit einer Referenzspannung vergleiche und ein digitales Signal ausgebe. Während ein digitaler Eingangsbuffer im Sinne des Klagepatentanspruchs einen Eingang aufweise, der die binären Werte direkt erfassen könne und zwischen logischer 1 und 0 umschalte, habe eine differenziell arbeitende LVDS-Zelle zwei differenzielle Eingänge für analoge Eingangssignale, die bis zur Ausgabe eines digitalen Signals analog weiterverarbeitet werden müssten. Jede der beiden im FPGA der angegriffenen Ausführungsform verwendeten LVDS-Zellen diene der Verarbeitung einer der beiden Signalspannungen, die – je nach Polarität – wechselnd an einem der Eingänge Lpos oder Lneg anlägen. Weiterhin liege an beiden Eingängen der zwei LVDS-Zellen dauerhaft eine leicht unsymmetrische Vorspannung (Gleichstrom von ca. 1,2 V) an, die jeweils die an einem der beiden Eingänge anliegende Signalspannung überlagere. Die Differenz der an den beiden Eingängen einer LVDS-Zelle anliegenden Spannung werde verstärkt und anschließend in einer Komparatoreinheit digitalisiert, indem sie mit einem internen Referenzwert abgeglichen werde.

Die Klägerin hat die Verwendung eines LVDS-Buffers in den angegriffenen Ausführungsformen mit Nichtwissen bestritten. Sie trägt vor, soweit die Beklagte behaupte, der von ihr konfigurierte M-FPGA verwende einen differenziellen Eingangsbuffer mit einer Referenzspannung, sei dies unzutreffend, weil ausweislich des zugehörigen Datenblatts kein differenzieller Eingangsbuffer des M-FPGA eine Referenzspannung („VREF“) erfordere. Abgesehen davon stelle auch ein differenzieller Eingangsbuffer einen digitalen Buffer im Sinne des Klagepatents dar, weil er lediglich die beiden anliegenden Spannungen vergleiche und in Abhängigkeit davon, ob die eine oder andere Spannung höher sei, eine logische 1 oder 0 ausgebe. Analoge Spannungen, die der Differenz der Eingangsspannungen entsprächen, träten nicht auf. Selbst wenn man von der Verwendung von LVDS-Buffern in den angegriffenen Ausführungsformen ausginge, handelte es sich um erfindungsgemäße digitale Eingangsbuffer, weil jeweils einer der Eingänge der angeblichen LVDS-Buffer ausweislich des vorgelegten Schaltschemas auf einer Festspannung von 1,2 V liege und der Buffer lediglich unterscheide, ob die Spannung an dem einen oder dem anderen Eingang des Buffers höher sei. Das sei genau die Funktion eines einfachen digitalen Eingangsbuffers, der die am Eingang anliegende Spannung mit einem Schwellwert vergleiche. Im Übrigen sei ein digitaler Buffer nicht durch seine Eingänge, sondern durch die digitale Information an seinem (zum Chip hin orientierten) Ausgang charakterisiert. Dafür sei auch bei digitalen Eingangsbuffern eine Verstärkung des Eingangssignals mit einer Begrenzung des Ausgangssignals auf „0“ oder „1“ erforderlich. Genau so arbeite ein LVDS-Buffer.

Ursprünglich hatte die Klägerin auch einen Antrag auf Feststellung der Verpflichtung der Beklagten zur Zahlung einer angemessenen Entschädigung angekündigt, den sie aber im frühen ersten Termin zurückgenommen hat.

Entscheidungsgründe

Die Klage ist teilweise unzulässig und im Übrigen unbegründet.

A
Die Klage ist unzulässig, soweit die Klägerin als Schutzrechtsinhaber aus eigenem Recht für den Zeitraum seit dem 08.03.2008 Rechte aus dem Klagepatent geltend macht, weil sie entgegen § 25 Abs. 1 PatG keinen Inlandsvertreter bestellt hat. Die Klägerin hat in der Bundesrepublik Deutschland weder Wohnsitz, Sitz noch Niederlassung im Sinne der vorgenannten Regelungen, da es sich bei ihr um eine in England ansässige Private Limited Company handelt, deren Directors in D beziehungsweise Österreich ansässig sind. Dass sich der Sitz der Klägerin in der Bundesrepublik Deutschland befindet, ist nicht dargelegt. In einem solchen Fall kann die Beklagte gemäß § 25 Abs. 1 PatG Rechte aus dem Patent nur geltend machen, wenn sie in der Bundesrepublik Deutschland einen Rechtsanwalt oder Patentanwalt als Vertreter bestellt hat, der zur Vertretung im Verfahren vor dem Patentamt, dem Patentgericht und in bürgerlichen Rechtsstreitigkeiten, die das Patent betreffen, sowie zur Stellung von Strafanträgen bevollmächtigt ist. Bei den von der Klägerin für den Zeitraum seit dem 08.03.2008 geltend gemachten Ansprüchen auf Schadensersatz, Auskunft und Rechnungslegung handelt es sich um Rechte aus dem Patent im Sinne von § 25 Abs. 1 PatG (vgl. Benkard/Schäfers, PatG 10. Aufl.: § 25 PatG Rn 30; Schulte/Rudloff-Schäffer, PatG 8. Aufl.: § 25 Rn 23). Gleichwohl ist die Bestellung eines Inlandsvertreters mit einer Vollmacht im Umfang des § 25 Abs. 1 PatG vorliegend unterblieben. Darauf hat die Beklagte schriftsätzlich und auch in der mündlichen Verhandlung hingewiesen, ohne dass sich die Klägerin dazu geäußert oder eine Schriftsatzfrist beantragt hat. Daher rechtfertigt der nicht nachgelassene Schriftsatz vom 31.08.2010 auch keine Wiedereröffnung der mündlichen Verhandlung. Mangels Bestellung eines Inlandsvertreters besteht ein Hindernis für den Fortgang des Verfahrens (BT-Drs. 14/6203 zu Art. 7 Nr. 9). Die Klage ist insoweit unzulässig (Benkard/Schäfers, PatG 10. Aufl.: § 25 PatG Rn 30; Schulte/Rudloff-Schäffer, PatG 8. Aufl.: § 25 Rn 54).

Die Klage ist jedoch zulässig, soweit die Klägerin Schadensersatz und Auskunftsansprüche für den Zeitraum bis zum 07.03.2008 aus abgetretenem Recht geltend macht. Denn nach dem Schutzzweck von § 25 Abs. 1 PatG wird lediglich dem Patentinhaber, gegebenenfalls noch den am Schutzrecht dinglich Berechtigten (vgl. Benkard/Schäfers, PatG 10. Aufl.: § 25 PatG Rn 3), die Verpflichtung zur Bestellung eines Inlandsvertreters auferlegt, nicht aber beliebigen Dritten, die Schadensersatz, Auskunft und Rechnungslegung aus abgetretenem Recht geltend machen. Sinn und Zweck der Regelung ist es, in Verfahren vor dem Deutschen Patent- und Markenamt, dem Bundespatentgericht sowie in zivilgerichtlichen Verfahren, die ein Patent betreffen, den Verkehr mit auswärtigen Beteiligten zu erleichtern; insbesondere sollen nur schwer durchzuführende Auslandszustellungen vermieden werden (BT-Drs. 14/6203 zu Art. 7 Nr. 9). Dieses Schutzbedürfnis besteht aber nicht, wenn ein Dritter aus abgetretenem Recht wie im vorliegenden Fall Ansprüche auf Schadensersatz, Auskunft und Rechnungslegung aus §§ 139 Abs. 2, 140b PatG und §§ 242, 259 BGB geltend macht. Denn durch die gemäß § 143 Abs. 1 PatG begründete ausschließliche Zuständigkeit der Landgerichte für die Entscheidung über diese Ansprüche und den dort herrschenden Anwaltszwang sind Auslandszustellungen regelmäßig nicht zu besorgen. Dagegen kann nicht mit Erfolg eingewandt werden, dass für Verfahren vor dem Patentamt und dem Patentgericht kein Anwaltszwang vorgesehen ist. Denn ein Dritter, dem vom Patentinhaber Ansprüche auf Schadensersatz, Auskunft und Rechnungslegung übertragen wurden, kann bezüglich dieser Ansprüche und des zugrunde liegenden Patents grundsätzlich nicht Beteiligter eines Verfahrens vor dem Patentamt oder dem Patentgericht sein, weil er nicht Patentinhaber ist. Es ist daher auch nicht einzusehen, warum jeder Dritte, dem Schadensersatzansprüche aus einer Schutzrechtsverletzung abgetreten werden, gemäß § 25 Abs. 1 PatG einen Inlandsvertreter bestellen muss, der zur Vertretung in solchen Verfahren bevollmächtigt sein muss. Gleiches gilt für die Verpflichtung aus § 25 Abs. 4 PatG, die Beendigung und Bestellung eines neuen Vertreters gegenüber dem Patentamt oder dem Patentgericht anzuzeigen. Soweit damit sichergestellt werden soll, dass der auswärtige Beteiligte nicht durch die Beendigung der Bestellung des Vertreters willkürlich den Verkehr mit ihm erschwert, wird dieser Schutzzweck im vorliegenden Fall durch § 87 ZPO erreicht, demzufolge die Kündigung der Prozessvollmacht gegenüber dem Prozessgegner erst durch die Anzeige der Bestellung eines anderen Anwalts rechtliche Wirksamkeit erlangt. Dass im vorliegenden Fall der Abtretungsempfänger zugleich auch Schutzrechtsinhaber ist, führt zu keinem anderen Ergebnis, weil die Abtretung der vor dem 08.03.2008 entstandenen Ansprüche rechtlich unabhängig von der Übertragung der Klageschutzrechte am 07.03.2008 ist und daher zu keiner anderen rechtlichen Beurteilung führen kann.

B
Im Übrigen ist die Klage unbegründet.

Die Klägerin hat gegen die Beklagte keine Ansprüche auf Zahlung von Schadensersatz, Auskunft und Rechnungslegung aus §§ 139 Abs. 2, 140b Abs. 1 und 3 PatG, §§ 242, 259 BGB. Die angegriffenen Ausführungsformen machen von der Lehre des Klagepatentanspruchs keinen Gebrauch.
I.
Das Klagepatent schützt im Patentanspruch 1 eine Interfaceschaltung zur Realisierung eines genormten ISDN-Basis-Anschlusses.

In der Klagepatentschrift wird dazu ausgeführt, die S/T Schnittstelle sei eine in der Spezifikation ITU I.430 beschriebene Schnittstelle für das ISDN. Die Schnittstelle ermögliche einen ISDN-Basis-Zugang mit 2 x 64 kBit/s und 1 x 16 kBit/s (SB + D). Für diese Schnittstellen würden integrierte Schaltungen („IC“) verwendet, wobei alle bekannten Halbleiterhersteller, die ICs für diese Schnittstelle anböten, Lösungen mit gemischt analog/digitaler Technologie verwendeten. Daher müssten bei der Sendeschaltung Spannungen erzeugt werden, die nicht den üblichen Ausgangspegeln einer digitalen Schaltung entsprächen. Bei der Empfangsschaltung sei es Stand der Technik, dass zumindest am Eingang ein Differenzverstärker eingesetzt würde. In der Klagepatentschrift werden beispielhaft für diese Lösungen folgende Benutzerhandbücher angegeben: 1. Siemens AG, Bereich Halbleiter, 1992: ICs for Communications, ISDN Subscriber Access Controller ISAC-S, PEB 2085, User’s Manual, Edition 2.92; 2. Siemens AG, Bereich Halbleiter, 1994: ICs for Communications, ISDN Subscriber Access Controller for Terminals ISAC-S TE, PSB 2186, User’s Manual, Edition 10.94.

Dem Klagepatent liegt vor diesem Hintergrund die Aufgabe (das technische Problem) zu Grunde, mit möglichst geringem Kostenaufwand eine spezifikationsgemäße S/T-Schnittstelle zu realisieren.

Dies soll durch den Klagepatentanspruch 1 erreicht werden, dessen Merkmale wie folgt gegliedert werden können:

1. Die Interfaceschaltung ist geeignet zur Realisierung eines genormten ISDN-Basis-Anschlusses.
2. Es wird eine integrierte Schaltung verwendet.
2.1 Die integrierte Schaltung ist rein digital.
2.2 Die integrierte Schaltung wird extern beschaltet.
3. Die Interfaceschaltung besteht aus einer Empfangs- und einer Sendeschaltung.
4. Bei der Empfangsschaltung
4.1 werden zwei digitale Eingangsbuffer verwendet,
4.1.1 die Teil der rein digitalen integrierten Schaltung sind und
4.1.2 für die Signale verwendet werden,
4.2 wird die Mittelanzapfung (1) des Empfangstrafos (2) zur Unterdrückung von Gleichtaktsignalen wechselspannungsmäßig auf Masse gezogen.

Diese Lösung hat nach der Beschreibung des Klagepatents den Vorteil, dass die Realisierung rein digitaler integrierter Schaltungen einfacher als die von gemischt analog/digitalen Schaltungen ist. Insbesondere seien FPGAs nicht gemischt analog/digital erhältlich. Außerdem sei der Initialaufwand für ein Gate-Array geringer als für ein Cellbased- oder Mixed-Mode-Design, da nur wenige Halbleiter-Herstellungs-Masken kundenspezifisch erstellt werden müssten. Durch die Erfindung könne mit geringem externen Bauteileaufwand eine spezifikationsgemäße S/T-Schnittstelle realisiert werden.

II.
Bei der im Merkmal 1 genannten Interface-Schaltung zur Realisierung eines genormten ISDN-Basis-Anschlusses handelt es sich üblicherweise um die Schaltung für eine nach dem ISDN-Standard arbeitende S0- beziehungsweise S/T-Schnittstelle für einen ISDN-Anschluss. Während die an das ISDN-Netz angeschlossenen Geräte wie zum Beispiel ISDN-Telefon oder NTBA mit digitalen Daten arbeiten, erfolgt die Datenübertragung über das Kabel mittels analoger Signale. Dies erfordert regelmäßig die Umwandlung binärer Daten in den durch verschiedene Spannungswerte charakterisierten modifizierten AMI-Code für die analoge Datenübertragung und umgekehrt. Entsprechend muss die S0-Schnittstelle in der Lage sein, Binärdaten entsprechend dem AMI-Code als elektrische Spannung auszugeben (Sendeschaltung) und analoge Spannungswerte in Binärdaten umzuwandeln (Empfangsschaltung).

Die Datenübertragung erfolgt über vieradrige Kabel, von denen zwei Adern dem Senden und zwei Adern dem Empfang von Signalen dienen. Während im Stand der Technik ICs mit gemischt analog/digitaler Technologie für die Empfangs- und/oder Sendeschaltung verwendet wurden (vgl. Abs. [0002] der Anlage K 2.4), löst das Klagepatent die damit verbundenen Nachteile dadurch, dass es stattdessen die Verwendung rein digitaler integrierter Schaltungen vorschlägt, die extern beschaltet werden (Merkmalsgruppe 2). Analoge Schaltungselemente sollen demzufolge außerhalb des IC’s angeordnet sein. Zu den im Stand der Technik verwendeten analogen Bauteilen gehören unter anderem Differenzverstärker (vgl. Abs. [0008] der Anlage K 2.4). Diese sind in den aus dem Stand der Technik bekannten S0-Schnittstellen regelmäßig über ihre beiden Eingangspins für analoge Signale mit einem Transformator verbunden (Abs. [0008] der Anlage K 2.4) und dienen dazu, die Differenz der an den beiden Eingängen anliegenden Eingangsspannungen zu verstärken. Beispielsweise kann an den beiden Eingängen eines solchen Differenzverstärkers ein (analoges) Arbeitssignal SA und ein Referenzsignal Sref anliegen. Als Ausgangssignal liefert der Differenzverstärker ein Signal, dass der Differenz der beiden anliegenden Spannungen entspricht, allerdings um ein Vielfaches verstärkt. Üblicherweise wird dieses Ausgangssignal bei den aus dem Stand der Technik bekannten Interfaceschaltungen an einen Komparator übergeben, der das Signal digitalisiert, also in Abhängigkeit von einer Referenzspannung einen Spannungswert erzeugt, der entweder einer logischen 0 oder einer logischen 1 entspricht.

Eine rein digitale integrierte Schaltung ist nach der Beschreibung des Klagepatents dadurch charakterisiert, dass sie keine Differenzeingänge aufweist (Abs. [0008] der Anlage K 2.4). Eine Differenzverstärkung und die Ausgabe binärer Daten in Abhängigkeit von der durch den Differenzverstärker ausgegebenen Differenzspannung findet in einer rein digitalen Schaltung nicht statt. Um gleichwohl eingehende Signale in binäre Daten umwandeln zu können, ist im Klagepatentanspruch vorgesehen, dass die Mittelanzapfung des zur Empfangsschaltung gehörenden Transformators zur Unterdrückung von Gleichtaktanteilen wechselspannungsmäßig auf Masse gezogen wird (Merkmal 4.2). Dies hat nach der Beschreibung des Klagepatents zur Folge, dass nur zwei gegenphasige Signale erzeugt werden, die keinen Gleichtaktanteil mehr haben (Abs. [0008] der Anlage K 2.4). Infolgedessen kommt es nicht mehr auf die Differenz zwischen zwei Spannungswerten an, sondern allein der Absolutwert der Eingangsspannung ist für die ausgegebenen Binärdaten entscheidend. Entsprechend wird auch in der Beschreibung des Klagepatents darauf hingewiesen, dass die Eingänge einer rein digitalen integrierten Schaltung bei einer von der Versorgungsspannung und Herstelltoleranzen abhängigen Eingangsspannung zwischen logisch 0 und logisch 1 umschalten. Der Umschaltpunkt hängt lediglich vom Schwellwert ab. Bei Eingangsspannungen über dem Schwellwert wird eine logische 1 ausgegeben, andernfalls eine logische 0 (Abs. [0009] der Anlage K 2.4).

Die Bauteile, mit denen in Abhängigkeit von der Eingangsspannung die Umschaltung zwischen logischer 1 und logischer 0 erfolgt, sind die im Klagepatentanspruch genannten digitalen Eingangsbuffer, die Teil der rein digitalen integrierten Schaltung sind und für die Signale verwendet werden sollen (Merkmalsgruppe 4.1). Sie müssen in der Lage sein, allein in Abhängigkeit vom Spannungswert des Eingangssignals eine logische 1 oder eine logische 0 auszugeben. Genau solche Buffer mit einem einzigen Signaleingang sind auch in der Figur 1 der Klagepatentschrift dargestellt. Da das Klagepatent davon ausgeht, dass eine rein digitale integrierte Schaltung keine Differenzeingänge aufweist, können Buffer, die über zwei Differenzeingänge zwei Spannungswerte erhalten und zur Ausgabe binärer Daten heranziehen, nicht mehr als Eingangsbuffer im Sinne der Lehre des Klagepatentanspruchs angesehen werden. Es kommt daher entgegen der Auffassung der Klägerin für den Begriff des digitalen Buffers nicht allein darauf an, dass das Bauteil nach dem Prinzip der digitalen Schaltung arbeitet, das heißt die von ihm bearbeiteten Signale durch zwei Zustände interpretierbar sind und im Ergebnis am Ausgang des Buffers eine logische „1“ oder „0“ ausgegeben wird.

III.
Die angegriffenen Ausführungsformen machen von der Lehre des Klagepatentanspruchs nicht wortsinngemäß Gebrauch. Dazu wäre erforderlich, dass für jedes Gerät der Serie gezeigt wird, aus welchen Bauteilen die S0-Schnittstelle besteht und wie diese – insbesondere bei der Verwendung von FPGA – konfiguriert sind. Außer für das G Fon WLAN 7XXX und das G Fon WLAN 7XXX ist für die anderen angegriffenen Geräte weder die Schaltung, noch deren Konfiguration dargelegt, worauf die Klägerin auch in der mündlichen Verhandlung hingewiesen worden ist. Aber auch das G Fon WLAN 7XXX und das G Fon WLAN 7XXX machen von der Lehre des Klagepatentanspruchs keinen Gebrauch. Denn sie verwenden keine rein digitale integrierte Schaltung (Merkmal 2.1), deren Empfangsschaltung zwei digitale Eingangsbuffer im Sinne des Klagepatents verwendet (Merkmal 4.1), da die Eingangsbuffer der Schaltung zwei Differenzeingänge aufweisen.

Für die Schaltung der beiden angegriffenen Geräte wird neben anderen Bauteilen ein M-FPGA von N verwendet. Zwar betreffen die Anlagen A.M1 und A.M2a lediglich das G Fon WLAN 7XXX, was auch die Beklagte veranlasst hat anzunehmen, die Klägerin beziehe den Verletzungsvorwurf lediglich auf dieses Gerät. Die Klägerin hat jedoch anschließend klargestellt, dass (neben anderen Geräten) auch das G Fon WLAN 7XXX angegriffen werde, anhand dessen die Stromlaufpläne extrahiert worden seien. Sämtliche Ausführungen der Klägerin zur Verletzung des Klageschutzrechte und zur Verwendung eines M-FPGA beziehen sich daher auch auf das G Fon WLAN 7XXX. Für das G Fon WLAN 7XXX ergibt sich die Verwendung des M-FPGA bereits aus den soeben genannten Anlagen zur Akte 4a O XXX/XX. Dem ist auch die Beklagte nicht weiter entgegengetreten.

Die Klägerin hat in der Klageschrift unter Verweis auf die Innenschaltung des von der Beklagten verwendeten FPGA (Anlage A.M4) zunächst lediglich vorgetragen, die Eingänge IO_L32… und IO_L31… seien mit digitalen Eingangsbuffern verbunden; zwei der drei in dem vereinfachten IOB-Diagramm dargestellten Buffer müssten verwendet werden. Dies genügt jedoch nicht, um darzulegen, dass es sich bei dem verwendeten FPGA der M-Familie um eine rein digitale integrierte Schaltung handelt (Merkmal 2.1), deren Empfangsschaltung zwei digitale Eingangsbuffer verwendet (Merkmal 4.1). Denn bereits aus dem vereinfachten IOB-Diagramm (Anlage A.M4) ist erkennbar, dass jedenfalls einer der drei Buffer für differenzielle Standards verwendbar ist.

Entsprechend hat auch die Beklagte vorgetragen, dass die FPGAs der M-Familie die Integration analoger, differenzieller Eingänge erlaube und eine Mixed-Mode- oder Mixed-Signal-Konfiguration zulasse. Soweit die Klägerin unter Bezugnahme auf einen Auszug aus der freien Online-Enzyklopädie „Wikipedia“ einwendet, dass es sich bei FPGAs um rein digitale Schaltungen handele, die von „Field Programmable Analog Arrays“ (FPAAs) mit analogen Funktionsblöcken zu unterscheiden seien, ist dies unbehelflich. Denn der Schluss von der Definition des Begriffs FPGA in Wikipedia auf die Funktionsmöglichkeiten des M-FPGA verbietet sich. Im vorliegenden Fall kommt es vielmehr auf die konkreten Konfigurationsmöglichkeiten des tatsächlich verwendeten IC, hier also eines M-FPGA, an. Soweit dieser auch analoge Funktionsblöcke enthält, ist es unbeachtlich, ob die Definition in Wikipedia zu eng oder die Bezeichnung FPGA für die integrierte Schaltung des Typs M falsch gewählt ist.

Die Beklagte hat weiterhin vorgetragen, sie habe den M-FPGA nicht als rein digitale integrierte Schaltung konfiguriert, sondern verwende „Low Voltage Differential Signaling“ (LVDS). Es handelt sich dabei um einen Schnittstellenstandard für die Hochgeschwindigkeits-Datenübertragung. Dass der M-FPGA für die Verwendung des LVDS-Standards konfiguriert werden kann, ist zwischen den Parteien unstreitig und ergibt sich zudem aus dem M Generation FPGA User Guide (Anlage B-5), wo es heißt, dass die Input-/Output-Blocks (IOB) der M-Generation differenzielle I/O-Standards wie zum Beispiel LVDS, BLVDS und RSDS umfassen. Solche differenziellen I/O benötigen zwei Pins für jedes Signal, die gegenläufig umschalten (S. 318 der Anlage B-5). Auch die Beklagte hat ausgeführt, eine LVDS-Zelle verfüge über zwei analoge Eingänge (Pins), an denen analoge Spannungen anlägen. Die Differenz der anliegenden, kontinuierlichen Spannungswerte werde mittels eines differentiell arbeitenden Vorverstärkers verstärkt. Die verstärkte Differenzspannung werde an einen differenziellen Spannungskomparator weitergegeben und erst dort mit einer Referenzspannung verglichen und digitalisiert.

Vor diesem Hintergrund kann ein mit dem LVDS-Standard arbeitender FPGA nicht mehr als rein digitale Schaltung im Sinne der Lehre des Klagepatentanspruchs verstanden werden. Dies folgt bereits daraus, dass eine solche Schaltung Differenzeingänge aufweist, die nach der Lehre des Klagepatentanspruchs ausgeschlossen sind. Denn die digitalen Eingangsbuffer sollen die über den einzelnen Eingang eingehenden Signale allein aufgrund eines Schwellwertes digitalisieren. Die Verwendung des LVDS-Standards erfordert jedoch zwei Eingänge, wobei die Differenz der an den Eingängen anliegenden Spannung verstärkt und weiter verarbeitet wird. Genau diese Funktionsweise ergibt sich auch aus dem von der Klägerin in der beigezogenen Akte des Parallelverfahrens 4a O XX/XX vorgelegten Wikipedia-Auszug zum Begriff „Low Voltage Differential Signaling“ (LVDS) (Anlage K-C-4). Denn dort heißt es, dass zwei Leitungen – sprich Eingänge – verwendet werden und die Differenz der Spannungen für den Logikzustand ausschlaggebend ist. Auf den Umstand, dass ein für den LVDS-Standard konfigurierter FPGA tatsächlich analoge Technologie – ähnlich wie im Stand der Technik – verwendet, weist auch der von der Beklagten vorgelegte Vortrag von O, Mitarbeiter des an der Entwicklung des LVDS-Standards maßgeblich beteiligten Unternehmens National Semiconductor, hin. Darin beschreibt er, dass System-Designer auf der Suche nach höheren Übertragungsraten auf analoge Techniken für das Schaltungsdesign und die Datenübertragung angewiesen seien, und eine analoge Technologie, die den Bedürfnissen der System-Designer entgegenkomme, sei LVDS.

Die Klägerin kann dagegen nicht mit Erfolg einwenden, die vorstehenden Ausführungen von P bezögen sich allgemein auf LVDS-Buffer, von denen Ausgangsbuffer analoge Schaltelemente aufweisen könnten, wohingegen von der Beklagten die Verwendung analoger Schaltelemente für Eingangsbuffer nicht dargelegt worden sei. Abgesehen davon, dass die Beklagte – von der Klägerin bestritten – vorgetragen hat, dass eine LVDS-Zelle funktionell aus einem Differenzverstärker und einem Komparator bestehe, lässt sich bereits dem M Generation FPGA User Guide (Anlage B-5) entnehmen, dass die Verwendung von LVDS einen Eingangsbuffer mit zwei Differenzeingängen voraussetzt, die damit keine Eingangsbuffer im Sinne des Klagepatents sind (vgl. S. 333 der Anlage B-5). Daher greift auch der Einwand der Klägerin nicht durch, in der Übersicht über die funktionalen Kategorien des M-FPGA (Anlage K-A-2) seien Digital-Analog-Wandler und Analog-Digital-Wandler (DAC und ADC) nicht genannt.

Die Klägerin hat auf den Vortrag der Beklagten, die Empfangsschaltung der angegriffenen Ausführungsform arbeite mit dem LVDS-Standard, zunächst erwidert, bei einem differenziellen Eingangsbuffer würden lediglich die an den beiden Eingängen anliegenden Spannungen verglichen und in Abhängigkeit davon, ob die eine oder andere Spannung höher sei, eine logische 1 oder 0 ausgegeben. Es sei aber nicht möglich, dass analoge Differenzspannungen aufträten. Dieser Ansicht kann nicht gefolgt werden, da sie im Widerspruch zu den soeben zitierten Ausführungen in der Anlage K-C-4 im Verfahren 4a O XX/XX steht. Im Übrigen hat die Klägerin damit nicht dargelegt, dass der M-FPGA in der angegriffenen Ausführungsform so konfiguriert wurde, dass in der Empfangsschaltung digitale Eingangsbuffer im Sinne des Klagepatents zum Einsatz kommen. Denn auch differenzielle Eingangsbuffer weisen zwei Differenzeingänge auf, die nach der Lehre des Klagepatentanspruchs im hier verstandenen Sinne gerade nicht gewollt sind. Andernfalls bedürfte es nicht der Mittelanzapfung des Empfangstrafos (Merkmal 4.2).

Weiterhin hat die Klägerin eingewandt, selbst wenn die Beklagte LVDS-Buffer verwende, handele es sich um digitale Eingangsbuffer, da diese nur zwei Zustände unterscheiden. Dem kann mit Blick auf die Auslegung des Klagepatentanspruchs nicht gefolgt werden, weil es nach der erfindungsgemäßen Lehre gerade nicht ausreicht, dass im Ergebnis zwischen zwei Zuständen unterschieden wird. Vielmehr sollen Differenzeingänge einer digitalen Schaltung, wie sie beispielsweise auch bei der Verwendung des LVDS-Standards zur Anwendung kommen, gerade ausgeschlossen werden. Daher geht auch der weitere Einwand der Klägerin ins Leere, die Beklagte nutze nicht die mit dem LVDS-Standard ermöglichte Hochgeschwindigkeits-Signalübertragung.

Schließlich hat die Klägerin darauf hingewiesen, dass die Beklagte am Eingang der von ihr verwendeten LVDS-Buffer nicht die erforderlichen 100 Ω Abschlusswiderstände angebracht habe. Weiterhin hat die Klägerin unter Bezugnahme auf das Schaltbild in der Anlage K-A-4 vorgetragen, dass jeweils ein Buffer-Eingang mit einer konstanten Spannung von 1,2 V belegt sei. Dies spreche gegen die Annahme, dass es sich um differenzielle Eingangsbuffer handele, die an beiden Eingängen analoge Signale der S0-Schnittstelle empfingen, die Differenz analog verstärkten und in Abhängigkeit davon das digitale Signal generierten. Bei der festanliegenden Spannung handele es sich vielmehr um eine Referenzspannung VREF, mit der die am anderen Eingang des Buffers anliegende Signalspannung (vom Trafo kommend) verglichen werde. Die Buffer entschieden daher nur, ob die Spannung ober- oder unterhalb eines Schwellwertes liege, und gäben dementsprechend eine logisch 1 oder 0 aus. Damit arbeite die angegriffene Ausführungsform wie eine erfindungsgemäße Schnittstelle.

Dem kann mit Blick auf die Funktionsweise einer LVDS-Zelle und den Vortrag der Beklagten nicht gefolgt werden. Die Klägerin vermutet lediglich aufgrund der Verwendung einer konstanten Spannung von 1,2 V, dass eine Referenzspannung VREF verwendet werde, mit der die am anderen Eingang des Buffers anliegende Signalspannung verglichen werde. Nach dem von der Klägerin selbst vorgelegten Wikipedia-Auszug zur Funktionsweise des LVDS-Standards (Anlage K-C-4 im Verfahren 4a O XX/XX) ist aber gerade die Differenz der Spannungen für den Logikzustand ausschlaggebend und nicht der (mit einem Schwellwert zu vergleichende) Absolutwert der am Eingang des digitalen Buffers anliegenden Spannung. Schon aus diesem Grund geht der Vortrag der Klägerin, der FPGA sei so konfiguriert, dass die Eingangsbuffer lediglich einen Schwellwertvergleich vornähmen, ins Leere. Darüber hinaus hat die Beklagte vorgetragen, dass an beiden Eingängen der beiden LVDS-Zellen (nicht nur an den Minus-Eingängen, wie von der Klägerin abweichend von dem von ihr extrahierten Stromlaufplan in Anlage K-A-4 vorgetragen) eine leicht unsymmetrische Gleichspannung anliege, die jeweils die an einem der beiden Eingänge einer LVDS-Zelle anliegende Signalspannung überlagere. Die Differenz der an den beiden Eingängen anliegenden Spannung werde verstärkt und erst dieser verstärkte Wert einer nachfolgenden Komparatoreinheit zugeführt, um ihn zu digitalisieren. Vor diesem Hintergrund hat die Klägerin nicht substantiiert dargelegt, dass lediglich ein einfacher digitaler Eingangsbuffer im Sinne der Lehre des Klagepatentanspruchs zur Anwendung gelangt. Insofern ist auch unerheblich, dass die LVDS-Zelle nicht unmittelbar die Differenz der über die beiden Signalleitungen übertragenen Signalspannungen verstärkt und auswertet, sondern – so der Vortrag der Beklagten – die Differenz zwischen der an dem einen Eingang anliegenden Vorspannung und der am anderen Eingang anliegenden, von der Vorspannung zusätzlich überlagerten Signalspannung. Denn auch in diesem Fall verwendet die angegriffene Ausführungsform Differenzeingänge, die aus der Lehre des Klagepatentanspruchs herausführen. Daher ist es auch unbehelflich, soweit die Klägerin bestreitet, dass an den Minus-Eingängen der LVDS-Zellen (L1neg und L2neg in der Anlage B-12) überhaupt eine Signalspannung anliege. Dies genügt nicht, um darzulegen, dass die angegriffene Ausführungsform mit einfachen digitalen Buffern in Abgrenzung zu Buffern mit Differenzeingängen arbeitet.

IV.
Die Kostenentscheidung beruht auf §§ 91, 269 Abs. 3 S. 3 ZPO.

Die Entscheidung über die vorläufige Vollstreckbarkeit folgt aus § 709 S. 1 und 2 ZPO.

Streitwert: 100.000,00 EUR